[레포트] 디지털 시스템 설계 레포트
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작성일 23-01-18 02:26본문
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상태 C에서 단자 stop=`1`이면 승수가 0이 되었으므로 곱셈을 종료하기 위해 상태 E로 돌아온다. 다음 상태 c로 무조건 옮겨간다.
상태 l는 단자 linit=`1`을 출력하여 준비된 승수와 피승수를 입력하도록 한다.
상태 E가 리셋 상태로서 단자 done=`1`을 출력하면서 대기하고 있다가 단자 start=`1` 이 되면 상태 l로 이동하면서 곱셈을 처음 하게 된다된다.
FSM 모듈의 설…(투비컨티뉴드 )
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다.
상태 C에서 단자 lsb=`0`이고 stop=`0`이면 승수의 LSB가 `0`인경우이므로 쉬프트를 명령하는 상태 S로 이동한후에 상태 c로 돌아온다.
상태 C에서 단자 lsb=`1`이고 단자 stop=`0`이면 승수의 LSB가 `1`이므로 피승수의 덧셈을 명령하는 상태 A로 이동한 후에 상태 S에서 쉬프트를 명령하고 상태 C로 돌아온다.
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디지털 시스템 설계 보고서
FSM 모듈의 설계 및 검증
사양
모듈 fsm은 회로의 동작을 제어하는 유한상태머신이다.